›
›

Bài giảng Thiết kế luận lý 1 - Chương 5: Flip-Flop và mạch tuần tự - Nguyễn Quang Huy

Download
dce  
2014  
Khoa KH & KTMT  
Bộ môn Kỹ Thuật Máy Tính  
dce Tài liệu tham khảo  
2014  
• “Digital Systems, Principles and Applications”,  
11th Edition, Ronald J. Tocci, Neal S. Widmer,  
Gregory L. Moss  
4/22/2014  
Logic Design 1  
©2014, CE Department  
2
dce  
2014  
Flip-Flop  
và mạch tuần tự  
dce Nội dung  
2014  
• Giới thiệu mạch tuần tự  
• Flip-Flop NAND, NOR  
• Clocked Flip-Flop  
• Flip-Flop với ngõ nhập bất đồng bộ  
• Các vấn đề
4/22/2014  
Logic Design 1  
©2014, CE Department  
4
dce Giới thiệu  
2014  
• Mạch tổ hợp không có bộ nhớ  
• Hầu hết các hệ thống được tạo thành từ mạch tổ  
hợp và các phần tử nhớ  
4/22/2014  
Logic Design 1  
©2014, CE Department  
5
dce Giới thiệu (tt)  
2014  
• Phần mạch tổ hợp nhận tín hiệu từ input ngoài và từ  
output của các phần tử nhớ (memory elements).  
• Output của hệ thống là một hàm chức năng lấy tín  
hiệu input ngoài và thông tin từ các phần tử nhớ.  
• Phần tử nhớ quan trọng nhất là flip-flop (FF) (được  
tạo ra từ các cổng logic).  
– Bản thân cổng logic không có khả năng nhớ  
– FF: kết nối các cổng logic theo cách mà thông tin có thể  
được lưu trữ  
4/22/2014  
Logic Design 1  
©2014, CE Department  
6
dce Giới thiệu (tt)  
2014  
• FF có 2 trạng thái  
SET  
: Q=1, Q’=0 - trạng thái HIGH hoặc 1.  
CLEAR/RESET: Q=0, Q’=1 - trạng thái LOW hoặc 0  
FF còn có tên gọi khác là Latch (cài)  
4/22/2014  
Logic Design 1  
©2014, CE Department  
7
dce NAND Gate Latch  
2014  
• FF cơ bản nhất có thể được xây dựng từ 2 cổng  
NAND hoặc 2 cổng NOR  
• FF tạo thành từ 2 cổng NAND được gọi là NAND  
gate latch hay latch  
• Ngõ ra cổng NAND-1 nối vào ngõ nhập của cổng  
NAND-2 và ngược lại  
• Output được đặt tên là Q và Q’ (Q và Q’ luôn ngược  
nhau trong điều kiện bình thường – X/X’, A/A’...).  
• Có 2 input:  
–SET input: set Q = 1.  
–CLEAR input : set Q = 0.  
4/22/2014  
Logic Design 1  
©2014, CE Department  
8
dce NAND Gate Latch  
2014  
• Khi SET = 1 và CLEAR = 1 thì mạch NAND latch có  
2 trường hợp có thể xảy ra  
– Ngõ xuất phụ thuộc vào trạng thái các ngõ nhập trước đó  
4/22/2014  
Logic Design 1  
©2014, CE Department  
9
dce NAND Gate Latch  
2014  
• Setting: xảy ra khi SET input có một xung xuống 0  
trong khi CLEAR input vẫn bằng 1  
– Trường hợp Q = 0  
4/22/2014  
Logic Design 1  
©2014, CE Department  
10  
dce NAND Gate Latch  
2014  
• Setting: xảy ra khi SET input có một xung xuống 0  
trong khi CLEAR input vẫn bằng 1  
– Trường hợp Q = 1  
4/22/2014  
Logic Design 1  
©2014, CE Department  
11  
dce NAND Gate Latch  
2014  
• Clearing: xảy ra khi CLEAR input có một xung  
xuống 0 trong khi SET input vẫn bằng 1  
– Trạng thái Q = 0  
4/22/2014  
Logic Design 1  
©2014, CE Department  
12  
dce NAND Gate Latch  
2014  
• Clearing: xảy ra khi CLEAR input có một xung  
xuống 0 trong khi SET input vẫn bằng 1  
– Trạng thái Q = 1  
4/22/2014  
Logic Design 1  
©2014, CE Department  
13  
dce NAND Gate Latch  
2014  
• Khi SET = CLEAR = 0 cùng lúc thì giá trị output sẽ  
không thể đoán trước được. Tuỳ thuộc vào tín hiệu  
nào lên 1 trước.  
• Vì vậy, trong NAND latch điều kiện SET = CLEAR =  
0 không được sử dụng.  
4/22/2014  
Logic Design 1  
©2014, CE Department  
14  
dce NAND Gate Latch  
2014  
4/22/2014  
Logic Design 1  
©2014, CE Department  
15  
dce Các ký hiệu tương đương  
2014  
4/22/2014  
Logic Design 1  
©2014, CE Department  
16  
dce NOR Gate Latch  
2014  
4/22/2014  
Logic Design 1  
©2014, CE Department  
17  
dce Clock Signals và Clocked FFs  
2014  
• Một hệ thống số có thể hoạt động trong chế độ bất  
đồng bộ (Asynchronous) hoặc đồng bộ  
(Synchronous).  
– Hệ thống bất đồng bộ: output có thể thay đổi trạng thái bất  
kì lúc nào khi input thay đổi.  
– Hệ thống ạng thái tại một thời  
điểm xác định bởi tín hiệu clock (Clock signal)  
4/22/2014  
Logic Design 1  
©2014, CE Department  
18  
dce Clock Signals và Clocked FFs  
2014  
• Tín hiệu Clock được phân bổ đến tất cả các phần  
của hệ thống. Output có thể thay đổi chỉ khi tín hiệu  
clock chuyển trạng thái.  
• Tín hiệu clock chuyển trạng thái từ  
– 0 lên 1: cạnh lên (Positive going transition – PGT).  
– 1 xuống 0: cạnh xuống (Negative going transition – NGT).  
4/22/2014  
Logic Design 1  
©2014, CE Department  
19  
dce Clock Signals và Clocked FFs  
2014  
• Hầu hết các hệ thống số đều hoạt động ở chế độ  
đồng bộ (Synchronous).  
– Dễ thiết kế  
– Dễ sửa chữa  
• Clocked FF được thiết kế để khi có sự thay đổi trạng  
thái của clock thì trạng thái của output cũng thay đổi  
theo.  
4/22/2014  
Logic Design 1  
©2014, CE Department  
20  
Tải về để xem bản đầy đủ
pdf 50 trang yennguyen 21800 Free
Download
Bạn đang xem 20 trang mẫu của tài liệu "Bài giảng Thiết kế luận lý 1 - Chương 5: Flip-Flop và mạch tuần tự - Nguyễn Quang Huy", để tải tài liệu gốc về máy hãy click vào nút Download ở trên

File đính kèm:

  • pdfbai_giang_thiet_ke_luan_ly_1_chuong_5_flip_flop_va_mach_tuan.pdf