Bài giảng Thiết kế luận lý 1 - Chương 3: Các mạch luận lý tổ hợp - Nguyễn Quang Huy
dce Tài liệu tham khảo
2014
• “Digital Systems, Principles and Applications”,
11th Edition, Ronald J. Tocci, Neal S. Widmer,
Gregory L. Moss
20/03/2014
©2014, CE Department
2
dce Mục tiêu
2014
• Biểu thức logic dạng chuẩn SoP, PoS
• Đơn giản biểu thức dạng chuẩn SoP
• Sử dụng đại số Boolean và bìa Karnaugh để đơn
giản biểu thức logic và thiết kế mạch tổ hợp
• Mạch tạo parity và mạch kiểm tra parity
• Mạch enable/disable
• Các đặc tính cơ bản của IC số
20/03/2014
©2014, CE Department
4
dce Mạch tổ hợp
2014
• Mức logic ngõ xuất phụ thuộc việc tổ hợp các mức
logic của ngõ nhập hiện tại.
• Mạch tổ hợp không có bộ nhớ nên giá trị ngõ xuất
phụ thuộc vào giá trị ngõ nhập hiện tại.
2
A
1
3
2
1
2
3
B
1
Y
2
3
1
C
20/03/2014
©2014, CE Department
5
dce
2014
Các dạng chuẩn (Standard form)
• Tổng của các tích (Sum of products - SoP)
– Mỗi biểu thức dạng SoP bao gồm các biểu thức AND
được OR lại với nhau.
– Ví dụ: ABC + A’BC’
AB + A’BC’ + C’D’ + D
• Tích của các tổng (Product of Sums - PoS)
AND lại với nhau.
– Ví dụ: (A + B’ + C)(A + C)
(A + B’)(C’ + D)F
20/03/2014
©2014, CE Department
6
dce Đơn giản mạch tổ hợp
2014
• Biến đổi các biểu thức logic thành dạng đơn giản
hơn để khi xây dựng mạch ta cần ít cổng logic và
các kết nối hơn.
20/03/2014
©2014, CE Department
7
dce
2014
Các phương pháp đơn giản mạch tổ hợp
• Phương pháp đại số
• Bìa Karnaugh (K-map)
20/03/2014
©2014, CE Department
8
dce Phương pháp đại số
2014
• Sử dụng các định lý trong đại số Boole để đơn giản
các biểu thức của mạch logic.
• Chuyển sang dạng SOP (DeMorgan và phân phối).
• Rút gọn bằng cách tìm các nhân tố chung.
20/03/2014
©2014, CE Department
9
dce Ví dụ
2014
• Đơn giản biểu thức sau
A.B.C + A.B.(A.C)
– Z1 =
– Z2 =
– Z3 =
– Z4 =
A.B.C + A.B.C + A.B.C
(A+ B)(A+ B + D).D
©2010, CE Department
dce Thiết kế mạch tổ hợp
2014
A B X
0 0 0
0 1 0
1 0 0
1 1 1
A B X
0 0 1
0 1 0
1 0 0
1 1 1
©2014, CE Department
20/03/2014
11
dce Thiết kế mạch tổ hợp
2014
20/03/2014
©2014, CE Department
12
dce Thiết kế mạch tổ hợp
2014
1. Lập bảng sự thật (truth table)
2. Viết biểu thức AND cho các ngõ xuất mức 1
3. Viết biểu thức SoP
4. Đơn giản biểu thức SoP
5. Hiện thực miản
20/03/2014
©2014, CE Department
13
dce Ví dụ 1
2014
• Thiết kế mạch logic với 3 ngõ nhập A, B, C thoả mãn
điều kiện sau: ngõ xuất = 1 khi và chỉ khi số ngõ
nhập ở mức 1 nhiều hơn số ngõ nhập ở mức 0
20/03/2014
©2014, CE Department
14
dce Ví dụ 1
2014
• Bảng sự thật
• Biểu thức ngõ xuất (SOP):
ABC + ABC + ABC + ABC
• Rút gọn:
BC + AC + AB
20/03/2014
©2014, CE Department
15
dce Ví dụ 2
2014
• Thiết kế mạch logic sau: Output = 1 khi điện thế
(được biểu diễn bởi 4 bit nhị phân ABCD) lớn hơn
bằng 6V.
20/03/2014
©2014, CE Department
16
dce Bìa Karnaugh (K-map)
2014
• Bìa Karnaugh biểu diễn quan hệ giữa ngõ nhập và
ngõ xuất của mạch.
• Theo chiều dọc hoặc chiều ngang, các ô cạnh nhau
chỉ khác nhau một biến.
CD
00 01 11 10
0 1
B
11 0 1 1 0
10 0 0 0 0
00 1 1
01 1 0
11 1 0
10 0 0
0 1
0 1 0
1 0 1
A
20/03/2014
©2014, CE Department
17
dce Bìa Karnaugh (K-map)
2014
• Bảng sự thật
• Biểu thức logic
• Bìa Karnaugh
B
0 1
0 1 0
1 0 1
A
20/03/2014
©2014, CE Department
18
dce Bìa Karnaugh (K-map)
2014
C
0 1
00 1 1
01 1 0
11 1 0
10 0 0
20/03/2014
©2014, CE Department
19
dce Bìa Karnaugh (K-map)
2014
CD
00 01 11 10
00 0 1 0 0
01 0 1 0 0
11 0 1 1 0
10 0 0 0 0
20/03/2014
©2014, CE Department
20
Tải về để xem bản đầy đủ
47 trang
13/04/2022
3260
Bạn đang xem 20 trang mẫu của tài liệu "Bài giảng Thiết kế luận lý 1 - Chương 3: Các mạch luận lý tổ hợp - Nguyễn Quang Huy", để tải tài liệu gốc về máy hãy click vào nút Download ở trên
File đính kèm:
- bai_giang_thiet_ke_luan_ly_1_chuong_3_cac_mach_luan_ly_to_ho.pdf
